Работа: 3D моделлер, визуализатор Разработка компьютерных, онлайн игр Минск: 2 вакансии

Чем предстоит заниматься:

- Участие в проработке DFT flow для SoC

- Проработка DFT (Scan Insertion, PMBIST, Boundary Scan) архитектуры, как на уровне отдельных блоков, так и на уровне Top SoC

- Анализ и подготовка rtl блоков для вставки Scan, PMBIST, Boundary Scan; Вставка тестовых структур

- Написание SDC для тестовых режимов работы на уровне блоков и Top уровне; STA тестовых структур

- Поддержка в backend на предмет влияния тестовых структур на STA блоков и системы в целом, как в тестовых, так и в функциональном режимах

- ATPG, анализ покрытия, анализ rtl для увеличения покрытия

- Моделирование тестовых паттернов в netlist

- Подготовка продуктов к промышленному тестированию.

Что мы ожидаем от будущего члена команды:

- Опыт в разработке DFT-структур ИС от 3 лет

- Опыт создания тестовых паттернов для производственной отбраковки (BSCAN, SCAN, MBIST)

- Знание синтезируемого подмножества языков HDL Verilog/SystemVerilog, достаточное для работы с разработчиками RTL

- Опыт использования симулятора для RTL- и netlist-моделирования (Synopsys VCS, Cadence Xcelium)

- Рабочее знание программ синтеза (Synopsys Design Compiler, Fusion Compiler или Cadence Genus)

- Умение составлять файлы временных ограничений (SDC) и анализировать STA-отчёты

- Понимание формальной верификации (Synopsys Formality, Cadence Conformal)

- Разр . . . . .

. . . . . Код вакансии: 198-290845954 - показать описание вакансии полностью >>

Чем предстоит заниматься:

- Разработка и интеграция сложных функциональных модулей для ASIC;

- Подготовка необходимых вспомогательных блоков, таких как AXI Data Width Converter, AXI CDC bridge, APB CDC Bridge;

- Подготовка перечня необходимых блоков памятей, их генерация и разработка wrappers для них;

- Анализ и подготовка RTL блоков для вставки DFT структур, участие в DFT имплементации;

- Разработка и отладка файлов временных ограничений SDC для функциональных и тестовых DFT режимов;

- Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений;

- Взаимодействие с командой верификации при разработке интеграционных или нагрузочных тестов и в процессе прототипирования;

- Отладка возникающих проблем при моделировании сопровождаемой подсистемы или модуля на всех этапах имплементации, начиная от RTL до GDSII-netlist;

- Изучение документации и сопровождающих скриптов, передача рекомендации команде Backend и архитектору проекта;

- Оценка требований к пропускной способности шины данных и памяти (также и latency) со стороны интегрируемых блоков;

- Участие в проработке новых архитектурных решений SoC, например network-on-chip (NoC);

- Написание документации.

Что мы ожидаем от будущего члена команды:

- Опыт разработки RTL для ASIC от 3 лет;

- Отличное знание Verilog/System Verilog;

- О . . . . .

. . . . . Код вакансии: 198-290845996 - показать описание вакансии полностью >>